对哪些信号需要进行约束 FPGA

Posted 2023-03-28

问一下啊，在写时序约束的时候，如何根据设计的要求进行时序上的约束啊，看了好多网上的资料，说的都是有关约束的一些原理。有没有那位大侠给个设计实例啊！

最常用的约束有IO管脚位置约束和电平幅度约束，这个很好理解，不多解释了。另外，就是对时钟网络约束。这个是很重要的。比如你的系统中，驱动的电路的时钟是27M的，那么你需要在约束文件中增加类似如下的约束语句
NET REF_CLK27M TNM_NET = REF_CLK27M_grp;
TIMESPEC TS_REF_CLK27M = PERIOD REF_CLK27M_grp : 37ns HIGH 50 %;
这样的话，工具在布线的时候，就会知道这个时钟所驱动的所有网络必须满足至少27M速度的要求，占空比为50%。它会任意布线，就有可能出现信号翻转的很慢，或者延时很长，建立时间保持时间不足，在实际中造成timing错误。一般来说，十几兆以上的时钟网络最好都加类似的约束，在时钟上就可以了，工具会帮你把它所驱动的所有网络都加上约束的。
另外，常用的约束还有delay，skew等，具体的你可以到Xilinx网站上下载专门有关Constains的文档学习一下。 参考技术A 最常用的约束有IO管脚位置约束和电平幅度约束，这个很好理解。另外，就是对时钟网络约束。这个是很重要的。比如你的系统中，驱动的电路的时钟是27M的，那么你需要在约束文件中增加类似如下的约束语句
NET REF_CLK27M TNM_NET = REF_CLK27M_grp;
TIMESPEC TS_REF_CLK27M = PERIOD REF_CLK27M_grp : 37ns HIGH 50 %;
这样的话，工具在布线的时候，就会知道这个时钟所驱动的所有网络必须满足至少27M速度的要求，占空比为50%。它会任意布线，就有可能出现信号翻转的很慢，或者延时很长，建立时间保持时间不足，在实际中造成timing错误。一般来说，十几兆以上的时钟网络最好都加类似的约束，在时钟上就可以了，工具会帮你把它所驱动的所有网络都加上约束的。
另外，常用的约束还有delay，skew等，具体的你可以到Xilinx网站上下载专门有关Constains的文档学习一下。
我们将问题分解为2部分，来自同步时钟域信号的处理和来自异步时钟域信号的处理。前者要简单许多，所以先讨论前者，再讨论后者。

1.同步时钟域信号的处理
一般来说，在全同步设计中，如果信号来自同一时钟域，各模块的输入不需要寄存。只要满足建立时间，保持时间的约束，可以保证在时钟上升沿到来时，输入信号已经稳定，可以采样得到正确的值。但是如果模块需要使用输入信号的跳变沿(比如帧同步信号)，千万不要直接这样哦。
always @ (posedge inputs)
begin
...
end
因为这个时钟inputs很有问题。如果begin ... end语句段涉及到多个D触发器，你无法保证这些触发器时钟输入的跳变沿到达的时刻处于同一时刻(准确的说是相差在一个很小的可接受的范围)。因此，如果写出这样的语句，EDA工具多半会报clock skew > data delay，造成建立/保持时间的冲突。本人曾经也写出过这样的语句，当时是为了做分频，受大二学的数字电路的影响，直接拿计数器的输出做了后面模块的时钟。当初用的开发工具是max+plusII，编译也通过了，烧到板子上跑倒也能跑起来(估计是因为时钟频率较低,6M:lol:)，但后来拿到QuartusII中编译就报clock skew > data delay。大家可能会说分频电路很常见的啊，分频输出该怎么用呢。我一直用的方法是采用边沿检测电路，用HDL语言描述大概是这样：
always @ (posedge Clk)
begin
inputs_reg <= inputs;
if (inputs_reg == 1'b0 && inputs == 1'b1)
begin
...
end
...
end
这是上跳沿检测的电路，下跳沿电路大家依此类推。

2.异步时钟域信号的处理
这个问题也得分单一信号和总线信号来讨论。

2.1单一信号(如控制信号)的处理
如果这个输入信号来自异步时钟域(比如FPGA芯片外部的输入)，一般采用同步器进行同步。最基本的结构是两个紧密相连的触发器，第一拍将输入信号同步化，同步化后的输出可能带来建立/保持时间的冲突，产生亚稳态。需要再寄存一拍，减少(注意是减少)亚稳态带来的影响。这种最基本的结构叫做电平同步器。

如果我们需要用跳变沿而不是电平又该怎样处理呢，还记得1里面讲的边沿检测电路么？在电平同步器之后再加一级触发器，用第二级触发器的输出和第三级触发器的输出来进行操作。这种结构叫做边沿同步器。
always @ (posedge Clk)
begin
inputs_reg1 <= inputs;
inputs_reg2 <= inputs_reg1;
inputs_reg3 <= inputs_reg2;
if (inputs_reg2 == 1'b1 && inputs_reg3 == 1'b0)
begin
...
end
...
end

以上两种同步器在慢时钟域信号同步入快时钟域时工作的很好，但是反过来的话，可能就工作不正常了。举一个很简单的例子，如果被同步的信号脉冲只有一个快时钟周期宽，且位于慢时钟的两个相邻跳变沿之间，那么是采不到的。这时就需要采用脉冲同步器。这种同步器也是由3个触发器组成，同时需要对发送信号做一些处理，具体结构大家可以在网上搜。

2.2总线信号的处理
如果简单的对异步时钟域过来的一组信号分别用同步器的话，那么对这一组信号整体而言，亚稳态出现的几率将大大上升。基于这一观点，对于总线信号的处理可以有两种方式。

如果这组信号只是顺序变化的话(如存储器的地址)，可以将其转换为格雷码后再发送，由于格雷码相邻码字只相差一个比特，上面说的同步器可以很好的发挥作用。

但是如果信号的变化是随机的(如存储器的数据)，这种方法便失效了，这时可以采用握手的方式或者采用FIFO或DPRAM进行缓存。RAM缓存的方式在突发数据传输中优势比较明显，现在高档一点的FPGA中都有不少的BlockRAM资源，且支持配置为DPRAM或FIFO，这种处理方法在通信电路中非常常用。 参考技术B 如何约束得看你的下游芯片的时序要求是怎样的，每个芯片或者器件都有自己的输入输出信号时序，这些内容是可以在datasheet中查找到的。一般时序约束主要是对输出信号的建立保持时间进行约束，以达到下级芯片或器件的要求，这个就得看具体情况了。
目前，如果不是特殊要求，FPGA的IO脚都可以实现常用的逻辑电平标准，所以只要FPGA和下游芯片或器件的管脚是兼容的，一般不需要进行时序的约束，做好管脚约束就OK了。
如果FPGA的输出电平较大，引入了过冲或毛刺等，则可以更改驱动电流，不管是Quartus还是ISE都有对应的功能对此进行修改（这个也需要FPGA硬件支持，具体查看相关FPGA器件的datasheet）
如果是FPGA的输入信号达不到时序要求，那多半就是上游芯片或器件的问题。

FPGA学习笔记—— 数字逻辑设计基础（抽象的艺术）

 ######　【该随笔中图片来源于清华大学物理系曾鸣老师】 #########　　

FPGA设计的是数字逻辑，在开始用HDL设计之前，需要先了解一下基本的数字逻辑设计—— 一门抽象的艺术。

　　现实世界是一个模拟的世界，有很多模拟量，比如温度，声音······都是模拟信号，通过对模拟信号进行约束，我们就会抽象出来高电平和低电平，也就是0和1，用来构建整个数字逻辑世界，这个约束就是电平规则约束，比如常见的有以下几种：　

电平约束	VDD/VCC	0	1
CMOS	3~8V	0~0.3VDD	0.7~1VDD
TTL	5V±5%	0~0.7	2.4~5
LVCMOS	3.3	0~0.9	2.7~3.3
LVTTL	3.3	0~0.8	2.4~3.3

　　晶体管（三极管和MOS管）主要有两种作用，一是工作在放大状态，用于信号放大，二是工作在截止区（断）和饱和区（通），所以我们可以用晶体管实现数字世界的0和1：

　　

　　接下来我们用0和1进行最基本的组合，构成一个只有两个晶体管的最简单的门电路 —— 非门：

　　

　　再稍微复杂一下，我们可以用4个晶体管构成与非门、或非门、三态门：

　　

　　

　　

　　

　　

　　这个时候可以进一步抽象，不再利用晶体管构建电路，而是用非门、与非门、或非门构建更复杂的门电路，比如非门、或门、异或、同或等等······

　　

　　

 

　　有了这些基本的门电路，我们可以用这些门电路搭建各种各样的功能电路，比如用一个异或门和一个非门构成半加器（HalfAdder）：

　　

　　这个时候再次进行抽象，将功能模块用一个带有输入输出表示的小方块表示，然后用这些小方块去搭建更复杂的电路，比如将半加器抽象成一个功能模块，然后用两个半加器搭建一个全加器（Adder）：

　　

　　全加器设计出来之后，也被抽象成了如上图所示的功能模块，我们依然可以用这个功能模块去搭建更复杂的功能，比如将四个全加器级联起来构成四位加法器：

　　

　　用基本的逻辑门电路构建半加器，再用半加器构建全加器，再将1bit全加器级联构成4bit加法器，这种设计体现了数字逻辑设计中最基本的思想 —— 层次化和模块化；

　  利用这种设计思想，除了用门电路搭建多位加法器之外，还可以实现各种各样的功能电路，比如最常见的组合逻辑电路多路选择器、译码器（地址译码器、显示译码器、2-4译码器等等），这些电路有一个最大的特点就是输出只取决于当前输入：

　　

　　上述功能电路都是组合逻辑电路，输出只取决于当前输入，那么，如何将0和1锁存起来不要变化呢？我们可以用门电路搭建一个D锁存器，当控制端C为1时，输出 = 输入，当控制端C为0时，输出保持上一状态的值不变，这样就成功的将0和1锁存起来；

　　当控制端C不再人为控制，而是接入时钟信号CLK，这样它就会不断的进行锁存、刷新，构成一个最基本的时序逻辑电路，时序逻辑电路的特点是输出不仅与输入有关，还与上一状态也有关，同样的，这个用门电路搭建的电路也可以抽象成一个带有输入和输出的方块，如图所示：

　　

　　对于D锁存器而言，当控制端C为高电平时，输出一直保持与输入同步，这样的功能还不能够满足应用，我们希望它可以只在某个特定时刻发生变化，上升沿或者下降沿触发，也叫边沿触发，所以，我们用两个D锁存器构成D触发器来实现这个功能：在时钟CLK上升沿将输入刷新到输出，其它时刻均保持不变：

　　

　　同样的，我们可以将D触发器抽象成一个带有输入输出的小方块（注意：CLK信号带有三角形表示边沿触发），当4个小方块共享一个CLK信号时，就构成了一个4bit寄存器；当4个小方块一级一级进行级联时，就构成了一个4bit移位寄存器，在数字逻辑世界中，左移1bit和右移1bit就表示了乘法和除法；

　　

                   

　　抽象出来D锁存器和D触发器的小方块后，我们构建了寄存器，然后我们可以用寄存器来构建一些简单的时序逻辑电路，比如计数器；也可以用来构建同步时序逻辑电路，主要为状态机和流水线；设计这些越来越复杂的系统时，用原理图的方式会变得越来越繁琐，实现起来用74系列数字逻辑元件会更加复杂，幸好我们有硬件描述语言，有FPGA，可以帮我们更加方便的设计复杂数字逻辑系统，接下来的几篇会讲解用硬件描述语言verilog去描述逻辑门，描述组合逻辑功能模块，描述时序逻辑电路功能模块，然后进一步描述最重要的数字逻辑设计 —— FSM有限状态机的设计，最后，用两张图了解一下数字逻辑系统设计的巅峰之作 —— CPU（Center Peocess Uint），燃烧对数字逻辑设计的激情！