请教一个VHDL的问题

Posted 2023-03-25

软件是ISE 6.2，VHDL
综合时遇到一个奇怪的问题
WARNING:Xst:1290 Hierarchical block <u2> is unconnected in block <uartdout>
。。。。。。。
检查RTL后发现出现警告的模块没有被综合进去，但单独综合这些没有任何问题。
检查代码后没有任何错误，也没有没使用到的signal，而且所有模块的signal是正常连接的，未出现甩线和没有驱动信号线的问题。
请问，出现这个问题可能是什么原因造成的？

那就是在你的顶层程序中没有把该子模块综合起来，你再仔细仔细检查，要不把程序发上来！ 参考技术A 我也遇到同样的问题啊~~让我郁闷死了~~~跟你一样的情况~~不知道你解决了没有，如果解决了的话麻烦告诉我一声。谢谢你了~~QQ467168066

verilog的timescale问题请教

我刚接触velilog和CPLD，不熟悉，请教大家几个问题。
1、timescale是设置时间精度的，是只在仿真时有用的吗？
2、如果我不仿真，接入50M时钟，直接下载看结果。是不是不用设置timescale？
3、如果timescale只能用在仿真中，那#10也就只能用在仿真中，是不是仿真通过以后，再想办法用可以综合的延时程序代替#10，再实际下载？

1.是
2.是
3.加延迟模拟仿真通过了，就别管那么多了，直接下载应该问题不大，但是不排除也许有问题，因为也许有模拟不到的可能，或者信号实际延迟超过你的预期。#10这种，开发工具比如ISE会直接优化掉的，有告警提示。 参考技术A 酱油～～酱油～！～～～