怎样保证sv调用c的task不消耗仿真时间

Posted 2023-03-29

我遇到的问题是export不能放在class内部，如果task定义在class外部就不能访问seq里面的内容了。
大家有没有好的解决办法。
A1985 (2015-6-11 15:14:31)
用interface做中转站。
seabeam (2015-6-12 21:08:13)
为什么不能访问?完全可以把你的数据输入DPI函数，然后再output结果
iyaowu (2015-6-14 22:13:37)
回复 3# seabeam

c要调用的task在uvm的seq中，questa运行时回报告错误，找不到相应的task。
iyaowu (2015-6-14 22:15:02)
回复 2# A1985 参考技术A 在菜单simulate--default instrument setting 里面设置试试

MCDF实验1

​ 目录 从Verilog到SV的进场 任务task 和 函数function 数组的使用 验证结构 从Verilog到SV的进场 1. 修改tb1.v 为 tb1.sv ,编译仿真，查看仿真行为是否同tb1.v的仿真行为一致？这说明了什么呢？ 没有变化，仿真行为一致，说明 .sv文件的编译和 .v