您好，刚开始接触verilog 请问,是否reg型信号必须在always块中，而always块的输出可以不是reg型数据
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reg是寄存器，特点是输出只在时钟边沿时变化。所以必须在always语句内才能赋值。wire类型是组合逻辑，类似于一些与非、异或门电路，可以在任何地方改变赋值，包括always块内 参考技术A
印象中always块内被赋值的只能是reg型信号。虽然在电平敏感情况下综合出来的器件大都不是触发器。这是verilog的一种语法规则，物理的触发器和程序中的reg有一定区别。
reg型信号可以在程序中的任何地方被引用，不限于always块内。
您好，刚接触winform，遇到个小问题，请问winform窗体四边怎么添加阴影,谢谢。
把要传递的参数封装为设置窗口(frmSetting)的属性，参数设置窗口点击确定按钮时this.Close()弹出参数设置的代码：
frmSetting() mySetting=new frmSetting();
mySetting.ShowDialog();
int i=mySetting.Property1;
string k=mySetting.Property2;
...
mySetting.Dispose(); 参考技术A http://bbs.cskin.net/thread-61-1-1.html
有示例，及代码下载。本回答被提问者采纳
以上是关于您好，刚开始接触verilog 请问,是否reg型信号必须在always块中，而always块的输出可以不是reg型数据的主要内容，如果未能解决你的问题，请参考以下文章
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